Samsung présente son procédé de gravure de puces en 3nm, Réactions à la publication du 15/05/2019

[Lionel]

Samsung a annoncé avoir développé un procédé de gravure de puces en 3nm. Il en est à sa première version préliminaire et on ignore quand il sera utilisé dans la production de masse.

La plus grande nouveauté est la modification profonde des portes de transistors qui passent de la technologie FinFET à une autre appelée GAAFET.
Selon Samsung, ce nouveau design permet de gagner en finesse mais ne compromet pas les techniques actuellement utilisées pour créer le design d'une puce à graver.

Il sera possible de faire varier au sein d'une même puce la largeur des portes. Ainsi, une partie pourra être destinée à la performance et une autre à une consommation moindre.

La limite de finesse des puces recule donc, visiblement sans problème majeur si ce n'est des coûts en R&D toujours plus élevés.

Lien vers le billet original

[ysengrain]

"La limite de finesse des puces recule donc, visiblement sans problème majeur"
Heu … l'effet quantique ? disparu par la magie des ingénieurs de Samsung ?

[malloc]

La physique reste invariable, évidemment, mais modifier la géométrie des transistors permet d’en coller plus par wafer à finesse de gravure égale.
Pour les fondeurs, c’est « comme si » la finesse de gravure était augmentée...

AMHA on n’a pas fini de voir des communiqués de presse ventant des finesses améliorées qui n’en sont pas!

Ce message a été modifié par malloc - 15 May 2019, 07:46.

[iAPX]

"La limite de finesse des puces recule donc, visiblement sans problème majeur"
Heu … l'effet quantique ? disparu par la magie des ingénieurs de Samsung ?

En fait non, car bien que la densité augmente un peu, elle ne suit plus du tout la finesse de gravure marketing, qui maintenant correspond plus à la précision atteinte pour créer les éléments que la taille (et surtout le volume) de ceux-ci.

Corollaire, les hausses de fréquences et/ou baisse de consommation à fréquence identique sont bien moins important entre deux "finesse de gravure" qu'avant, l'augmentation du nombre de transistor étant plus dû à leur dessin en 3D permettant de réduire leur empreinte en terme de surface (mais même là...).

Et pour ce qui concerne les CPU, ça veut dire que l'essentiel des gains se fait par de l'intelligence au niveau de la conception, Apple et intel en tête actuellement.

[Sethy]

En fait non, car bien que la densité augmente un peu, elle ne suit plus du tout la finesse de gravure marketing, qui maintenant correspond plus à la précision atteinte pour créer les éléments que la taille (et surtout le volume) de ceux-ci.

Corollaire, les hausses de fréquences et/ou baisse de consommation à fréquence identique sont bien moins important entre deux "finesse de gravure" qu'avant, l'augmentation du nombre de transistor étant plus dû à leur dessin en 3D permettant de réduire leur empreinte en terme de surface (mais même là...).

Et pour ce qui concerne les CPU, ça veut dire que l'essentiel des gains se fait par de l'intelligence au niveau de la conception, Apple et intel en tête actuellement.

En voyant l'illustration accompagnant l'article, c'est exactement ce que je me suis dit.

Je ne remets pas en cause le gain en terme de rendement surfacique de ces avancées ... mais le lien à la finesse est au mieux "une vue de l'esprit" pour ne pas dire une "escroquerie intellectuelle".

[malloc]

Le terme technique est "foutage de gueule"

[papag4]

du coup les failles seront plus fines ?

[GIJoe]

Oui, et pour gagner encore plus de place, elles sont collées entre elles.

[iSpeed]

Les limites sont pratiquement atteintes et on va déployer toutes sortes d'astuces pour faire payer le con sommateur

[g4hd]

Jony Ive a encore frappé !
Quelle plaie, ce mec.

[linus]

Jony Ive a encore frappé !
Quelle plaie, ce mec.

Excellent !

[Ambroise]

La physique reste invariable, évidemment, mais modifier la géométrie des transistors permet d’en coller plus par wafer à finesse de gravure égale.
Pour les fondeurs, c’est « comme si » la finesse de gravure était augmentée...

AMHA on n’a pas fini de voir des communiqués de presse ventant des finesses améliorées qui n’en sont pas!

La 'finesse de gravure' est bien augmentée, de manière forte, à chacune de ces annonces de finesse.

Le problème réside dans l'utilisation des mots : la fabrication des circuits n'a plus beaucoup de rapport avec l'imagerie populaire de la photolithographie. Il s'agit d'usinage et de fabrication et non plus de gravure.
Et les méthodes d'usinage peuvent être très différentes d'un fabriquant à l'autre, et elles aboutissent à des circuits aux propriétés et aux caractéristiques très différentes.

Dès lors, les appellations commerciales communes de ces procédés de fabrication (3nm, 5nm, 7nm, 10nm, 14nm..) peuvent correspondre à un peu n'importe quoi étant donné que selon les procédés de fabrication, certaines dimensions des éléments changeront plus ou moins (la largeur d'une porte, l'espace entre pistes, l'épaisseur d'une couche métallique, la hauteur d'une ailette, l'espacement entre des éléments répétés....). Certains élément vont même voir leur taille augmenter alors que les transistors deviennent de plus en plus petit (les éléments verticaux par exemple ont tendance à augmenter afin d'offrir plus de surface pour laisser passer de plus grands courants; ce qui permet d'augmenter la densité horizontale).

Les noms des appellations sont déterminés par tradition : la loi de Moore constatait un doublement de la densité entre deux générations de fabrication : on continue donc à diviser par racine de 2 la dimension du procédé précédent pour annoncer la nouvelle (90nm/1.414 = 65; 65/1.414 = 45; 45/1.414 = 28...); ce qui correspond à un doublement de la densité.

En pratique certaines choses doublent, d'autres non. Si on regarde juste la densité des cellules de SRAM haute densité (mémoire cache); on peut voir qu'il y a 15 ans tous les fabricants en étaient au même point sur le 90nm : 1 cellule de SRAM prenait 1µm².

En 16nm TSMC mettait 13 cellules par µm², Samsung 16.

En 10nm la densité de cellules/µm² était : TSMC : 24, Samsung : 25 , Intel : 32

CODE

TSMC Intel Samsung
90nm : 1 1 1
65nm : 2 1.75 1.85
45nm : 2.89 2.78
32nm : 6 6.75
28nm : 8
22nm : 11
20nm : 12 12
16nm : 13 16
14nm : 20
10nm : 24 32 25
7nm : 37 38
5nm : 53 (est) 54 (est)
3nm : 81 (est)

Donc oui, on a gardé la même longueur d'onde de 193nm pour illuminer les masques des procédés 800nm jusqu'au 7nm. Mais la taille des éléments produits a bien été diminuée drastiquement : Intel place 3600 fois plus de cellules de mémoire cache dans une même surface avec son procédé 10nm qu'avec son procédé 0.8µm CHMOS d'il y a 19 ans.

[iAPX]

...
Donc oui, on a gardé la même longueur d'onde de 193nm pour illuminer les masques des procédés 800nm jusqu'au 7nm. Mais la taille des éléments produits a bien été diminuée drastiquement : Intel place 3600 fois plus de cellules de mémoire cache dans une même surface avec son procédé 10nm qu'avec son procédé 0.8µm CHMOS d'il y a 19 ans.

Ton tableau fait la démonstration inverse avec une augmentation de densité d'un facteur 32 entre 90nm et 10nm (81x si on suivait la théorie) pour Intel.

Et l'autre problème est que les consommations ne diminuent que très peu, associé à des fréquences n'évoluant que peu aussi...
Résultat, on obtient des puces plus petites pour le même TDP avec marginalement plus de transistors marginalement plus rapides, mais on ne peut augmenter drastiquement la complexité sans augmenter le TDP.

Ce message a été modifié par iAPX - 16 May 2019, 12:15.

[Ambroise]

Ton tableau fait la démonstration inverse avec une augmentation de densité d'un facteur 32 entre 90nm et 10nm (81x si on suivait la théorie) pour Intel.

Et l'autre problème est que les consommations ne diminuent que très peu, associé à des fréquences n'évoluant que peu aussi...
Résultat, on obtient des puces plus petites pour le même TDP avec marginalement plus de transistors marginalement plus rapides, mais on ne peut augmenter drastiquement la complexité sans augmenter le TDP.

La densité de cellules de SRAM n'est qu'un élément parmi les nombreux éléments qui peuvent être fabriqués par un procédé donné.
Il en existe qui ont fait mieux, et il en existe surtout qui ont fait beaucoup moins bien.

Je prends l'exemple de la SRAM parce que ce sont des éléments concrets pour tout le monde : le facteur 32 dans l'augmentation de la densité montre que les progrès sont réels et importants d'une génération à l'autre et qu'on ne peut parler de "foutage de gueule".

On ne peut pas parler non plus "d'escroquerie intellectuelle". Ce que laisse penser le choix des noms avec ce facteur √2 c'est qu'à chaque génération la taille d'une cellule de SRAM est multipliée par 0,5. Dans les faits elle a été multipliée par 0,56 en moyenne. D'une génération à l'autre aucun client des fondeurs n'a pu se sentir escroqué : les progrés sont forts et en adéquation avec les annonces marketing.

Mon iPhone XS Max est annoncé avec une autonomie de 12 heures en navigation internet. Comme je suis obligé de le recharger 2 à 3 fois par jour, je me sens un peu floué par l'énorme exagération qui a été faite concernant son autonomie réelle. Je ne pense pas qu'on puisse en dire de même pour les fondeurs et les 12% de différence avec le gain qu'un terme marketing vague aurait pu laisser envisager.

[iAPX]

...
On ne peut pas parler non plus "d'escroquerie intellectuelle".
...

Je n'irais certainement pas dire ça, mon discours est surtout qu'on gagne en surface de puce à nombre de transistor identique, mais peu en rapidité de commutation à même tension, un peu de rapidité par raccourcissement des distances, au total pas bezef comme gain en fréquence, peu de possibilité de réduction de tension à fréquence identique, donc des performances qui croissent peu aux mêmes TDP.

Les limites de finesses de gravures progressent, mais ça ne se traduit pas dans les faits comme ça a pu l'être il y a longtemps, on approche du mur en terme de finesse de gravure, mais en fait il se fait déjà sentir en terme de résultats tangibles!

Intel a présenté le Pentium 4 à 4 Ghz il y a 15ans (l'ALU unique tournant donc à 8 Ghz pour produire 2 résultats par cycle!!!), promettant d'atteindre les 10Ghz en 2011...
Et on en est où en fréquence garantie (quoique) sur les CPU de 2019, par rapport aux 4Ghz de 2004 ou aux 10Ghz prévus pour 2011?

Ce message a été modifié par iAPX - 16 May 2019, 15:32.

[Ambroise]

Les limites de finesses de gravures progressent, mais ça ne se traduit pas dans les faits comme ça a pu l'être il y a longtemps, on approche du mur en terme de finesse de gravure, mais en fait il se fait déjà sentir en terme de résultats tangibles!

Intel a présenté le Pentium 4 à 4 Ghz il y a 15ans (l'ALU unique tournant donc à 8 Ghz pour produire 2 résultats par cycle!!!), promettant d'atteindre les 10Ghz en 2011...
Et on en est où en fréquence garantie (quoique) sur les CPU de 2019, par rapport aux 4GHz de 2004 ou aux 10Ghz prévus pour 2011?

La fréquence centrale des microprocesseurs limitée à 3 ou 4GHz est un choix délibéré d'architecture.

Il n'y a qu'un rapport distant entre la fréquence du processeur et la fréquence atteignable par les transistors d'un procédé de fabrication donné.
Actuellement les procédés de fabrication les plus performants permettent de dépasser 700Ghz à température ambiante.
Si les fabricants préfèrent généralement faire fonctionner leurs CPU à quelques GHz plutôt qu'à 50GHz c'est que les fréquences centrales élevées n'apportent pas autant de gains de puissance que l'extraction de parallélisme.
C'est la suite du combat "brainiacs" contre "speed daemons" des années 90 et 2000. Les speed daemons ont eu leur heure de gloire avec les Dec Alpha, et ont connu leur apogée avec les Pentium 4 : mais tout le monde fait des brainiacs désormais parce que les transistors ne coûtent plus rien.

Par contre la vitesse des transistors ainsi que leur consommation ont baissé fortement et régulièrement; de façon cohérente avec l'amélioration des procédés de fabrication.

Avec un procédé de fabrication donné les fondeurs fournissent une bibliothèque d'éléments et de composants. En regardant des composants assez génériques c'est possible de comparer les gains en vitesse entre deux procédés dans son logiciel d'EDA.
SI on regarde ce que donnent les temps de traversée d'un multiplieur 16 bits sur deux procédés actuellement commercialisés par un fondeur dont je tairais le nom on peut voir une évolution certaine :

Code

procédé            delai     consommation

CMOS 14nm 0.55V   1039 ps     6   fJ
CMOS 14nm 0.80V    235 ps    13   fJ
FinFET 7nm 0.30V   214 ps     1.3 fJ
FinFET 7nm 0.45V   107 ps     4   fJ

Ce que disent ces chiffres c'est qu'une multiplication pouvait être effectuée en 1 seul cycle d'horloge à 4,2 GHz en 14nm moyennant une consommation de 13 femtoJoules (par opération).

Le passage au 7nm permet de passer à 9,3Ghz tout en divisant par 3 la consommation par cycle.
Ou même, à 0.3V de tourner à 4,6 Ghz avec une consommation divisée par 10 pour chaque cycle.

Et si on veut se rapprocher de la consommation du 7nm, le CMOS 14nm peut fonctionner en 0,55V mais dans ce cas le multiplieur n'atteindra pas 1Ghz.

[malloc]

Merci pour ces chiffres Ambroise, c'est instructif!