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> Intel dévoile des informations sur ses vecteurs de gains de puissance, Réactions à la publication du 12/12/2018
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Lionel
posté 12 Dec 2018, 17:44
Message #1


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Intel est actuellement dans une ornière technologique avec sa gravure en 10nm. Après avoir donné des informations sur son 7nm, la société a dévoilé de nouvelles informations sur son futur.

La première nouveauté est ce que la société a baptisé Foveros.
Aujourd'hui il est déjà possible d'interconnecter entre elles des puces en les empilant. C'est par exemple le cas du processeur Kaby Lake-G qui est en fait une puce Kaby Lake combinée à une puce graphique AMD et de la mémoire HBM.
La société avec cette technologie Foveros veut aller plus loin et pouvoir empiler des composants via des milliers de connexions soudées, des micro-pompes.
Le but est de pouvoir éclater les puces actuellement monolithiques en plusieurs sous-composants assemblés.
Il sera ainsi par exemple possible d'interconnecter des cœurs hautes performances gravés en 10nm avec des composants gravés en 14nm ou même 22nm basse consommation.
La technologie serait prête et la commercialisation de produits grand public arrivera au second semestre 2019.

La seconde annonce concerne une nouvelle architecture de cœurs appelée Sunny Cove.
Actuellement tous les processeurs sont dérivés de l'architecture Skylake qui a été adaptée pour gagner un peu en performances et supporter plus de cœurs. Mais l'unité de base reste pratiquement inchangée.
Sunny Cove, tout en étant dérivé de Skylake, va beaucoup plus loin et supportera la gestion de plus d'instructions par cycle d'horloge via deux unités supplémentaires.
On aura aussi droit à une modification de l'architecture de mémoire virtuelle, une première depuis l'arrivée des instructions X86 64 bits : au lieu d'être codées sur 48 bits effectifs, elles le seront sur 57 bits.
Intel promet que les première puces Sunny Cove arriveront en 2019. En 2020 arrivera Willow Cove, un Sunny Cove avec un cache redessiné, de nouvelles fonctionnalités de sécurité et une nouvelle optimisation des transistors et en 2021 Golden Cove, qui disposera à nouveau de fonctionnalités de sécurité renforcées et une amélioration des performances mono-thread.

La dernière annonce concerne les parties graphiques embarquées. Intel veut plus que doubler le nombre d'unités d'exécution qui passeront de 24 à 64, de quoi atteindre le Téraflop.
Des optimisations seront également apportées sur la manière dont sont traitées les images avec une gestion en mosaïque qui a le mérite de pouvoir fonctionner avec une bande passante mémoire réduite.
Intel espère ainsi que nombre de jeux récents pourront tourner convenablement sur ses puces sans ajout de cartes graphiques dédiées.







Lien vers le billet original



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C'est parce que la vitesse de la lumière est plus grande que celle du son que tant de gens paraissent brillants avant d'avoir l'air con
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vlady
posté 12 Dec 2018, 19:20
Message #2


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Peut être, avoir des puces unitaires plus petites leur permettra d'avoir les "yield" plus élevés ?


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X_Gebo
posté 12 Dec 2018, 22:13
Message #3


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Citation (Lionel @ 12 Dec 2018, 17:44) *
Le but est de pouvoir éclater les puces actuellement monolithiques en plusieurs sous-composants assemblés.
Il sera ainsi par exemple d'interconnecter des cœurs hautes performances gravés en 10nm avec des composants gravés en 14nm ou même 22nm basse consommation.

D'un simple point de vue géométrique, je ne comprends pas comment raccorder efficacement (en économisant l'espace) du 10 nm avec du 14 et/ou du 22.
Un savant pour m'expliquer ?

Citation (Lionel @ 12 Dec 2018, 17:44) *
La dernière annonce concerne les parties graphiques embarquées. Intel veut doubler le nombre d'unités d'exécution qui passeront de 24 à 64, de quoi atteindre le Téraflop.

A la première lecture j'ai cru comprendre que passer de 24 à 64 venait doubler le nombre d'unités d'exécution...

Ce message a été modifié par X_Gebo - 12 Dec 2018, 22:10.


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Sethy
posté 12 Dec 2018, 22:28
Message #4


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Ce n'est que la suite logique de cette évolution. Les "processeurs" vont progressivement intégrer de plus en plus de composants. Après les coprocesseurs mathématiques (80387 pour ceusses qui ont connu cette "formidable" époque), la mémoire cache, le north-bridge, le GPU, l'intégration va se poursuivre.

S'il est probable qu'il reste des "gros" CPU plus classique, l'apparition en masse de CPUs intégrant de plus en plus de fonction de la carte-mère est dans la logique de l'évolution.

Après le tout-collé, c'est le tout-soudé


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WipeOut
posté 12 Dec 2018, 22:33
Message #5


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Toujours inclus le Spectre & Meltdown Inside ?


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iAPX
posté 12 Dec 2018, 22:44
Message #6


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Citation (WipeOut @ 12 Dec 2018, 17:33) *
Toujours inclus le Spectre & Meltdown Inside ?

Tout à fait, avec des mesures rendant les attaques plus difficiles mais ne pouvant les bloquer: ça semble normal aujourd'hui... dry.gif

Ce message a été modifié par iAPX - 12 Dec 2018, 22:45.


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otto87
posté 12 Dec 2018, 23:34
Message #7


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Citation
Des optimisations seront également apportées sur la manière dont sont traitées les images avec une gestion en mosaïque qui a le mérite de pouvoir fonctionner avec une bande passante mémoire réduite.


Bref le genre d'amélioration qui s'exprime sur un bench maison plus que dans la réalité dés que l'on applique des traitements complexes... C'est marrant intel fait des optimisations disponibles chez nvidia et AMD depuis des années ohmy.gif

En gros l'idée c'est de faire du traitement par petite portion de texture pour optimiser les accès mémoires.

Ce message a été modifié par otto87 - 12 Dec 2018, 23:56.


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Ne vous plaignez pas, pour une fois notre gouvernement nous écoute SYSTEMATIQUEMENT!!!!!!
Niveau GPGPU je bosse sur un des 500 plus gros calculateur du monde....
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SartMatt
posté 13 Dec 2018, 00:49
Message #8


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Citation (Lionel @ 12 Dec 2018, 17:44) *
On aura aussi droit à une modification de l'architecture de mémoire virtuelle, une première depuis l'arrivée des instructions X86 64 bits : au lieu d'être codées sur 48 bits effectifs, elles le seront sur 57 bits.
Mouarf, j'en connais qui vont pleurer...

J'ai eu de grosses galères pour porter certains logiciels écrits pour le x86 vers du IBM Power à cause justement de ces adresses limitées à 48 bits (contre 56 sur Power si je me souviens bien) : comme les pointeurs font quand même 64 bits, certains ont eu la riche idée d'utiliser les 16 bits supplémentaires pour mettre d'autres infos en plus du pointeur (par exemple, dans le moteur JavaScript de Firefox, ces 16 bits sont utilisés pour coder le type de l'objet référencé par le pointeur).

Je serai pas étonné de voir des régressions de performances à cause de ça dans certaines applis sad.gif


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iAPX
posté 13 Dec 2018, 13:41
Message #9


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Citation (SartMatt @ 12 Dec 2018, 19:49) *
Citation (Lionel @ 12 Dec 2018, 17:44) *
On aura aussi droit à une modification de l'architecture de mémoire virtuelle, une première depuis l'arrivée des instructions X86 64 bits : au lieu d'être codées sur 48 bits effectifs, elles le seront sur 57 bits.
Mouarf, j'en connais qui vont pleurer...

J'ai eu de grosses galères pour porter certains logiciels écrits pour le x86 vers du IBM Power à cause justement de ces adresses limitées à 48 bits (contre 56 sur Power si je me souviens bien) : comme les pointeurs font quand même 64 bits, certains ont eu la riche idée d'utiliser les 16 bits supplémentaires pour mettre d'autres infos en plus du pointeur (par exemple, dans le moteur JavaScript de Firefox, ces 16 bits sont utilisés pour coder le type de l'objet référencé par le pointeur).

Je serai pas étonné de voir des régressions de performances à cause de ça dans certaines applis sad.gif

Ça rappelle le coup des pointeurs 32bits (dont 24bits utilisables) sur les 68000, notamment sur les premiers Mac, où là aussi les premiers 8bits étaient utilisés pour d'autres infos, ça a fait mal avec le Mac II et son 68020! laugh.gif

Ce message a été modifié par iAPX - 13 Dec 2018, 13:41.


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DonaldKwak
posté 13 Dec 2018, 19:26
Message #10


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Citation (SartMatt @ 13 Dec 2018, 01:49) *
Citation (Lionel @ 12 Dec 2018, 17:44) *
On aura aussi droit à une modification de l'architecture de mémoire virtuelle, une première depuis l'arrivée des instructions X86 64 bits : au lieu d'être codées sur 48 bits effectifs, elles le seront sur 57 bits.
Mouarf, j'en connais qui vont pleurer...

J'ai eu de grosses galères pour porter certains logiciels écrits pour le x86 vers du IBM Power à cause justement de ces adresses limitées à 48 bits (contre 56 sur Power si je me souviens bien) : comme les pointeurs font quand même 64 bits, certains ont eu la riche idée d'utiliser les 16 bits supplémentaires pour mettre d'autres infos en plus du pointeur (par exemple, dans le moteur JavaScript de Firefox, ces 16 bits sont utilisés pour coder le type de l'objet référencé par le pointeur).

Je serai pas étonné de voir des régressions de performances à cause de ça dans certaines applis sad.gif


Le NaN boxing utilise effectivement le fait que les pointeurs n'ont besoin actuellement que de 48 bits. J'avais utilisé cette astuce dans une de mes bibliothèque pour accélérer un type "dynamique" en C++. Mais ayant assisté à une présentation ce printemps qui parlait de ce passage à 57 bits, j'ai laissé tombé :-(. Dommage, c'était pratique.

Ce message a été modifié par DonaldKwak - 13 Dec 2018, 19:27.


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Oliv333
posté 13 Dec 2018, 19:56
Message #11


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Vu sur Amazon (alors que je vais probablement monter un PC pour un des kids)
Intel Core i5 8400 : 259,99€
AMD Ryzen 5 2600 : 169,90€

D'après ce que j'ai pu en lire sur différents tests, le i5 serait légèrement plus puissant face au Ryzen 5, mais l'écart de prix fait très mal !

Si j'ai bien compris la news, Intel est positionné sur un commerce de promesses (comme le chantait Higelin, demain ça s'ra vachement mieux) cherchant à faire oublier le rapport qualité prix désastreux de la gamme actuelle face à AMD.

Je suis (très) loin d'être aussi pointu techniquement que la plupart des membres de ce forum (je ne demande qu'à apprendre smile.gif ) mais à l'heure d'aujourd'hui Intel me semble grave dans l'ornière ...


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"If you just sit and observe, you will see how restless your mind is. If you try to calm it, it only make it worse, but over time it does calm, and when it does, there's room to hear more subtel things - that's when your intuition start to blossom and you start to see things more clearly and be in the present more ... It's a discipline, you have to practise it."
Steve Jobs
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Anozer
posté 15 Dec 2018, 12:13
Message #12


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Citation (X_Gebo @ 12 Dec 2018, 22:13) *
Citation (Lionel @ 12 Dec 2018, 17:44) *
Le but est de pouvoir éclater les puces actuellement monolithiques en plusieurs sous-composants assemblés.
Il sera ainsi par exemple d'interconnecter des cœurs hautes performances gravés en 10nm avec des composants gravés en 14nm ou même 22nm basse consommation.

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Aujourd'hui les SoC (system on chip) "classiques" obligent de graver tous les sous ensembles (CPU, GPU, périphériques, cache ...) sur la même puce avec la même techno. Le tout enfermé dans un boitier. C'est très contraignant quand on veut ajouter des composants très différents du coeur, comme de la DDR par exemple.
On trouve donc d'autres technologies, comme le PoP (package on package) qui permet d'assembler plusieurs puces différentes enfermées dans des packages particuliers, les unes sur les autres. Il me semble que c'est ce que fait Apple dans ses équipements mobiles.

Ici, l'idée est d'assembler plusieurs puces de technos différentes dans un unique boitier. Certaines à coté, d'autres au dessus. On ne diminue pas la taille du composant mais la taille de l'ensemble des fonctions une fois posé sur la carte électronique.
Mais cette idée n'est pas neuve et déjà utilisée par d'autres. Si je comprends bien, c'est juste qu'Intel vient de développer une nouvelle technique pour réaliser cette idée, en utilisant un interposeur "actif" pour relier les puces entre elles et relier les puces au package/billes.


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