La norme PCI-Express 4.0 finalisée, la 5.0 en préparation, Réactions à la publication du 15/06/2018

[Lionel]

Le PCI-Sig a annoncé que la norme PCI-Express 4.0 était finalisée et devrait commencer à arriver dans les ordinateurs en 2019.
Mais c'est déjà presque de la vieille histoire puisque la norme 5.0 est en version 0.7 et sera finalisée au plus tard en 2021. On atteindra alors les 32Go/s et une bande passante de transfert unidirectionnel de 64 Go/s, supérieure à la bande passante mémoire de la DDR3 sur deux canaux.
Cette norme devrait permettre de gérer des normes réseaux Ethernet de 400 Gbits/s ou de permettre à des SSD sur un lien unique d'atteindre les débits des SSD sur 4 canaux PCI-Express 3.0 actuellement.
De plus elle aura droit à de nombreuses optimisations pour consommer le moins d'énergie possible.

Il y aura toutefois une contrainte de taille. La longueur des pistes devra être revue significativement à la baisse ce qui obligera à revoir le design des cartes logiques ou de rajouter des relais en cours de chemin.

Lien vers le billet original

[bitonioA2]

Heu, tu peux développer le pourquoi de : "La longueur des pistes devra être revue significativement à la baisse ..." ?

[kwak-kwak]

Heu, tu peux développer le pourquoi de : "La longueur des pistes devra être revue significativement à la baisse ..." ?

Probablement à cause de la fréquence élevée du signal (ce qui implique des pertes rapides). Si la piste est trop longue, le signal est trop atténué pour être utilisable.

[Pensee]

au debut de ce siecle, je m'interessais au reseaux optique, la limite des systemes etait deja les carte "fond de panier" , les pistes de cuivre ateignant leur limite a 40 ghz.
32 ghz par canal, je comprend, mais 400ghz pour un switch, j'ai due rate une marche, ... on se fait vieux.

au debut de ce siecle, je m'interessais au reseaux optique, la limite des systemes etait deja les carte "fond de panier" , les pistes de cuivre ateignant leur limite a 40 ghz.
32 ghz par canal, je comprend, mais 400ghz pour un switch, j'ai due rate une marche, ... on se fait vieux.

[Pat94]

Pour éviter l'effet "antenne" et les pertes en ligne, la solution serait des cartes multicouches (4 ou 5) où les bus passeraient entre-deux couches de "blindage", seuls petits soucis "bonjour le prix de ces cartes", ce type de fabrication est pour le moment du type "militaire", genre gestions de pilotage de missile ou avionics de chasseur dernière génération.

Et pour l'instant à part des boîtes comme Safran, Matra, IBM, GE etc., personnes chez les Taïwanais où Chinois utilise ce type de technologie pour de la grande série.

[SartMatt]

Pour éviter l'effet "antenne" et les pertes en ligne, la solution serait des cartes multicouches (4 ou 5) où les bus passeraient entre-deux couches de "blindage", seuls petits soucis "bonjour le prix de ces cartes", ce type de fabrication est pour le moment du type "militaire", genre gestions de pilotage de missile ou avionics de chasseur dernière génération.

Et pour l'instant à part des boîtes comme Safran, Matra, IBM, GE etc., personnes chez les Taïwanais où Chinois utilise ce type de technologie pour de la grande série.

Ça fait des années que les cartes mères de PC sont multicouches.

Voilà par exemple cet article d'il y a dix ans chez Gigabyte où ils montrent la structure de leur nouvelle génération de cartes mères à 8 couches (4 couches de signal, 4 couches de blindage en cuivre, sans compter les couches de résine/fibre de verre et de verni) contre 4 pour la génération précédente : https://www.gigabyte.com/webpage/16/article_12_ud3.htm

[Pat94]

Ça fait des années que les cartes mères de PC sont multicouches.

Je me suit mal exprimé, pas du "simple multicouche" multi plan, genre alimentation, GND etc., mais des tunnels afin d'éviter la dispersion en ondes haute fréquence avec leurs gammes d'harmoniques et des interférences entre les différentes pistes, un peux comme la technique des antennes hyper fréquence, ou un blindage en tunnel évite la dispersion, les trains d'ondes stationnaires et assure une impédance constante...
De toute façon on verra bien comment seront réalisé les carte PCI-e 5 et les cartes mères les supportants, et à quel prix....

Ce message a été modifié par Pat94 - 15 Jun 2018, 10:29.

[silja]

A voir à cette époque prochaine le prix des CM,
des CG,
et des proc !!

Surtout, combien de lignes PCIE 4.0 (commencons par le commencement) pourra gérer un I5 ou i7 grand public ?

[Anozer]

au debut de ce siecle, je m'interessais au reseaux optique, la limite des systemes etait deja les carte "fond de panier" , les pistes de cuivre ateignant leur limite a 40 ghz.
32 ghz par canal, je comprend, mais 400ghz pour un switch, j'ai due rate une marche, ... on se fait vieux.

Ce n'est pas 400GHz mais 400Gbps. D'abord, l'Ethernet filaire fonctionne sur 4 paires. Il faut donc commencer par diviser le débit par 4. Ensuite, ils utilisent diverses techniques de modulation de signal. Comme en radio. Ce n'est pas un signal numérique. On ne transmet donc pas juste des 0 et 1 mais des "symboles". Ce qui permet d'augmenter le débit en gardant une fréquence plus faible. Par exemple, l'Ethernet 10GBASE-T semble utiliser 16 symboles par unité de temps d'après Wikipedia.

Pour éviter l'effet "antenne" et les pertes en ligne, la solution serait des cartes multicouches (4 ou 5) où les bus passeraient entre-deux couches de "blindage", seuls petits soucis "bonjour le prix de ces cartes", ce type de fabrication est pour le moment du type "militaire", genre gestions de pilotage de missile ou avionics de chasseur dernière génération.

Et pour l'instant à part des boîtes comme Safran, Matra, IBM, GE etc., personnes chez les Taïwanais où Chinois utilise ce type de technologie pour de la grande série.

Ça fait des années que les cartes mères de PC sont multicouches.

Voilà par exemple cet article d'il y a dix ans chez Gigabyte où ils montrent la structure de leur nouvelle génération de cartes mères à 8 couches (4 couches de signal, 4 couches de blindage en cuivre, sans compter les couches de résine/fibre de verre et de verni) contre 4 pour la génération précédente : https://www.gigabyte.com/webpage/16/article_12_ud3.htm

En fait, il n'y a pas de "blindage" dans les PCB. Ou en tout cas pas pour ces raisons. Les couches de cuivre sont simplement réparties entre signaux, alimentations et masses. Il est fréquents de voir plus d'une dizaine de couches. Par exemple un PCB d'iPhone doit se rapprocher de 24 couches. Sur une carte mère de PC grand format (ATX ou un truc du genre), il y a de la place donc on réduit (puisque ça coute cher). Mais c'est souvent le routage d'un bus DDR et ce genre de composant ultra dense qui va jouer sur le nombre de couche.

Ensuite, le PCIe fonctionne en paire différentielle. Il est beaucoup donc beaucoup plus immune au bruit. Ensuite, pour améliorer l'intégrité des signaux, il est important de les placer en face d'une plan de masse pour rapprocher au maximum le retour du courant et améliorer l'impédance de la piste.

Enfin, la réduction des longueurs de pistes a surtout pour objectif de réduire la réflexion. Il faut aussi voir qu'aux fréquences auxquelles ces signaux fonctionne, le temps de propagation dans la matière commence à jouer.

[SartMatt]

En fait, il n'y a pas de "blindage" dans les PCB. Ou en tout cas pas pour ces raisons. Les couches de cuivre sont simplement réparties entre signaux, alimentations et masses. Il est fréquents de voir plus d'une dizaine de couches. Par exemple un PCB d'iPhone doit se rapprocher de 24 couches. Sur une carte mère de PC grand format (ATX ou un truc du genre), il y a de la place donc on réduit (puisque ça coute cher). Mais c'est souvent le routage d'un bus DDR et ce genre de composant ultra dense qui va jouer sur le nombre de couche.

Merci pour ces précisions. Je pensais que les plans de masse avaient aussi une fonction blindage.

Enfin, la réduction des longueurs de pistes a surtout pour objectif de réduire la réflexion. Il faut aussi voir qu'aux fréquences auxquelles ces signaux fonctionne, le temps de propagation dans la matière commence à jouer.

Tout a fait. Il me semble d'ailleurs que c'est pour ça qu'on est repassé à des interface série après quelques années de domination des interfaces parallèle : le PCI nécessitait que les signaux de toutes les lignes restent synchrones, alors qu'en PCI-E on a en fait x interfaces séries "indépendantes" utilisées en parallèle (les fameux 2x, 4x, 16x...), ce qui permet d'avoir une tolérance plus grande aux décalages entre les signaux.

Ce problème de délai de propagation est aussi particulièrement visible dans le cas des mémoire de cartes graphiques : les fréquences sont très élevées et il peut y avoir une très grande différence de longueur entre les pistes si on route "au plus court", du coup on voit souvent des "escaliers" sur les pistes les plus courtes, pour les rallonger artificiellement et éviter une désynchronisation avec les pistes les plus longues. On doit sans doute trouver des choses similaires sur les bus mémoire des cartes mères, mais j'y ai jamais trop fait gaffe.

[Anozer]

Tout a fait. Il me semble d'ailleurs que c'est pour ça qu'on est repassé à des interface série après quelques années de domination des interfaces parallèle

On peut même constater aujourd'hui que la DDR probablement dernier bus parallèle restant. Tout a été sérialisé. Avant, une NAND Flash c'était 16 nets de data et une 20aine d'adresse plus des contrôles. Aujourd'hui dans un smartphone on a une mémoire managée, par exemple eMMC, quasi-série, sur moins d'une dizaine de nets.

Ce problème de délai de propagation est aussi particulièrement visible dans le cas des mémoire de cartes graphiques : les fréquences sont très élevées et il peut y avoir une très grande différence de longueur entre les pistes si on route "au plus court", du coup on voit souvent des "escaliers" sur les pistes les plus courtes, pour les rallonger artificiellement et éviter une désynchronisation avec les pistes les plus longues. On doit sans doute trouver des choses similaires sur les bus mémoire des cartes mères, mais j'y ai jamais trop fait gaffe.

Exactement ! On appelle ça de la mise à longueur. Mais les composants récents commencent à embarquer des méthodes de mise à longueur programmables. C'est par exemple ce qu'a spécifié le JEDEC pour la DDR4 (ou la LPDDR4 peut être). Ainsi, en théorie, le contrôleur mémoire peut calibrer chaque signal en y rajoutant un peu de retard pour que tous se calent par rapport au plus lent. Et donc plus besoin de mise à longueur dans le PCB. Super pratique pour un smartphone !

Sur les bus série cependant, les liens rapides (PCIe, SGMII, etc) fonctionnent en paire différentielle. La seule contrainte de mise à longueur est donc entre les deux brins de la paire. Et là c'est encore plus exigeant que sur un bus parallèle car le moindre écart entre les deux brins a un effet désastreux sur la forme du signal final (qui correspond à la soustraction du brin+ par le brin-).

[SartMatt]

Tout a fait. Il me semble d'ailleurs que c'est pour ça qu'on est repassé à des interface série après quelques années de domination des interfaces parallèle

On peut même constater aujourd'hui que la DDR probablement dernier bus parallèle restant. Tout a été sérialisé.

Et son temps pourrait être compté, on commence à voir arriver des RAM avec bus série (mémoire HMC par exemple).

[Rorqual]

Ce n'est pas 400GHz mais 400Gbps. D'abord, l'Ethernet filaire fonctionne sur 4 paires. Il faut donc commencer par diviser le débit par 4.

Oui, mais ce n'est pas demain la veille qu'il y aura de l'Ethernet 400 Gb/s sur du câble cuivre, sauf sur quelques mètres en twinax, mais certainement pas en paires torsadées. Le plus rapide à ce format est le 40GBASE-T (10x moins rapide donc), nécessitant du câble catégorie 8 (qui n'est déployé nulle part, même les nouveaux bâtiments sont en général en 7 voire 6A, et dans les data center c'est la fibre optique qui est préférée) et sur 30 m max. Enfin c'est théorique, puisque je n'ai encore pas entendu parler de switch 40GBASE-T sur le marché.

Ceci dit, en optique c'est variable, selon les standards et types de fibres (multimode ou monomode), on a soit une paire de fibre (pas de division), ou plusieurs paires (division par x), ou une paire mais utilisation de plusieurs fréquences (donc division par x).

Ce message a été modifié par Rorqual - 17 Jun 2018, 07:45.